Name des Teilnehmers: Javier Acevedo
Beschreibung des IT-Forschungsprojektes:
RISC-ARA: 5G/6G Kanalschätzungs-Hardwarebeschleuniger mit der RISC-V Architektur
Kanalschätzung für drahtlose 5G/6G-Kommunikationssysteme
Die Leistung drahtloser Kommunikationssysteme wird stark von den Eigenschaften des physikalischen Kanals zwischen Sendern und Empfängern beeinflusst. In 5G-Campus-Netzwerken, in denen sich beispielsweise die Eigenschaften der Kanalimpulsantwort sehr schnell ändern, trägt das Wissen über die Eigenschaften des Kanals dazu bei, das Fading zu reduzieren, mittels Anpassung der Leistungsverstärker an den Basisstationen. Um zu ermitteln, wie sich ein drahtloser Kanal auf ein angepasstes Signal auswirkt, wird ein Referenzsignal an den Sender gesendet und dann mit dem Signal, das am Empfänger ankommt, in Korrelation gesetzt. Der Schätzungsprozess der Eigenschaften des Kanals in Bezug auf die Amplitude, den Phasenwinkel und die Verzögerung, wird als Kanalschätzung (Channel Estimation) bezeichnet und verwendet Metriken wie das Signal-Rausch-Verhältnis (Signal-to-Noise-Ratio), die räumliche Korrelation und den Doppler-Effekt, für das Ableiten der Kanalzustandsinformationen (Channel State Information; CSI). Die Berechnung des CSI in Echtzeit ist jedoch ein komplexer Signalverarbeitungsvorgang, der mehrere Matrixmultiplikationen und -invertierungen erfordert. In komplexen Systemen, die aus massiven MIMO-Antennenelementen bestehen, nimmt die Anzahl der zur Schätzung der CSI verwendeten Parameter zu, wodurch es insgesamt schwieriger ist, die Genauigkeit der Berechnung der Kanaleigenschaften aufrechtzuerhalten. Daher wird die hardwarebasierte Beschleunigung zu einem entscheidenden Faktor für die Steigerung des Datendurchsatzes und der Genauigkeit bei gleichzeitiger Reduzierung der Latenz.
Hardwarebeschleunigung in RISC-V
Die Berechnung des CSI erfordert die Verarbeitung großer Datenmengen in Echtzeit, um die Informationen über den Kanal gültig zu machen. Um die Verstärkung der Leistungsverstärker anzupassen oder die Strahlformung zwischen Sender und Empfänger im laufenden Betrieb korrekt zu steuern, muss der Prozessor diese Aufgaben an spezielle Rechenmodule verlagern, die die Anforderungen an Datendurchsatz, Zuverlässigkeit und Latenz erfüllen können. Obwohl Allzweck-Architekturen wie die auf x86 oder ARM basierenden Prozessoren eine große Vielseitigkeit bieten, können sie die Berechnung intensiver algebraischer Operationen aufgrund einer festen Befehlssatzarchitektur (Instruction Set Architecture), hoher CPU-Taktfrequenz eines hohen Datenbewegungsaufwands und Stromverbrauch nicht richtig bewältigen.
In diesem Zusammenhang entwickelt sich RISC-V zu einer sehr attraktiven Architektur für die Entwicklung benutzerdefinierter Hardwarebeschleuniger in verschiedenen Bereichen. Aufgrund seiner Flexibilität ermöglicht RISC-V die individuelle Anpassung der ISA-Erweiterungen und ermöglicht so die Entwicklung von Beschleunigern, die auf die Durchführung von Berechnungen der Kanalschätzung zugeschnitten sind. Darüber hinaus nutzt seine Modularität die Integration eigenständiger Hardware mit anderen Modulen, um seine Funktionalität bei der Berechnung von Funktionen der physikalischen Schicht zu erweitern. Daher entwerfen wir in diesem Projekt die ISA-Erweiterung eines RISC-V-Prozessors, um Kanalschätzungsalgorithmen zu berechnen und dabei einen hohen Datendurchsatz und eine niedrige Latenz (vorteilhaft) zu nutzen.
Das ultimative Ziel dieser Forschungsinitiative ist die Entwicklung eines fully-stack Base Station-on-Chip (BSoC), bei der alle Funktionen der Bitübertragungsschicht auf einer RISC-V-basierten Computerplattform implementiert werden können.
Software Campus-Partner: TU Dresden & Huawei
Umsetzungszeitraum: 01.03.2023 – 23.08.2025
